http://www.multimediaexpo.cz/mmecz/index.php?action=history&feed=atom&title=VHDL 2026-06-16T17:41:46Z Historie editací této stránky MediaWiki 1.16.5 http://www.multimediaexpo.cz/mmecz/index.php?title=VHDL&diff=365007&oldid=prev 2013-10-12T22:03:22Z

<p>1 revizi</p> <table style="background-color: white; color:black;"> <tr valign='top'> <td colspan='1' style="background-color: white; color:black;">← Starší verze</td> <td colspan='1' style="background-color: white; color:black;">Verze z 12. 10. 2013, 22:03</td> </tr></table>

Sysop http://www.multimediaexpo.cz/mmecz/index.php?title=VHDL&diff=365006&oldid=prev 2010-10-21T17:20:33Z

<p>1 revizi</p> <p><b>Nová stránka</b></p><div>'''VHDL''' je [[programovací jazyk]] sloužící pro popis [[hardware]]. Používá se pro návrh a simulaci digitálních [[Integrovaný obvod|integrovaných obvodů]], například [[Programovatelné hradlové pole|programovatelných hradlových polí]] ([[CPLD]], [[FPGA]], …), nebo různých zákaznických obvodů ([[ASIC]]).<br /> <br /> VHDL je standardem [[IEEE]] od r. [[1987]], byl revidován v roce [[1997]] a je použitelný i pro návrh analogových obvodů. Jedná se o typovaný [[programovací jazyk]]. VHDL má prostředky pro popis paralelismu, konektivity a explicitní vyjádření času. Jazyk VHDL se používá jak pro simulaci obvodů, tak i pro popis integrovaných obvodů, které se mají vyrábět.<br /> <br /> Zkratka VHDL znamená {{cizojazyčně|en|VHSIC Hardware Description Language}} (česky jazyk pro popis hardware), kde VHSIC je zkratka z {{cizojazyčně|en|Very-High-Speed Integrated Circuit}} (česky velmi rychlé [[Integrovaný obvod|integrované obvody]]).<br /> <br /> == Základní konstrukce ==<br /> *entity - definuje rozhraní (pouze vstupy a výstupy, ne funkci)<br /> *architecture - určuje chování entit (má dvě části - deklarační a příkazovou)<br /> Pro jednu entitu může existovat více architektur (implementací).<br /> <br /> === Módy portů ===<br /> * IN - data lze z portu pouze číst<br /> * OUT - data vycházejí z portu<br /> * BUFFER - výstup se zpětnou vazbou<br /> * INOUT - obousměrný tok<br /> * LINKAGE - neznámý směr datového toku (obousměrný)<br /> <br /> == Styly popisu architektury ==<br /> * strukturální popis<br /> ** popis na vysoké úrovni<br /> ** použití hlavně pro simulaci<br /> * behaviorální popis<br /> ** vhodné pro syntézu<br /> ** návrhář si řídí architekturu svého návrhu<br /> * dataflow popis<br /> ** vkládání komponent do netlistu<br /> ** omezení možností syntézy<br /> ** detailní časové simulace<br /> <br /> == Příklad kódu ==<br /> &lt;source lang=&quot;vhdl&quot;&gt;<br /> -- (tohle je komentář)<br /> <br /> -- import std_logic z knihovny IEEE<br /> library IEEE;<br /> use IEEE.std_logic_1164.all;<br /> <br /> -- definice entity...<br /> entity my_and is<br /> port (IN1, IN2 : in std_logic; OUT1: out std_logic);<br /> end entity;<br /> <br /> -- ...a architektury<br /> architecture example of my_and is<br /> begin<br /> OUT1 &lt;= IN1 and IN2;<br /> end example;<br /> &lt;/source&gt;<br /> <br /> == Externí odkazy ==<br /> * [http://www.iis.ee.ethz.ch/~zimmi/download/vhdl93_syntax.html VHDL Syntax (IEEE Std 1076-1993)]<br /> * [http://www.iis.ee.ethz.ch/~zimmi/download/vhdl02_syntax.html VHDL Syntax (IEEE Std 1076-2002)]<br /> <br /> <br /> {{Článek z Wikipedie}}<br /> [[Kategorie:Počítačové jazyky]]</div>

Sysop